Микросхемы памяти SGRAM-GDDR5 EMMC 32 сдержанных 4G 128MX32 SMD SMT

Характер продукции

Память ДРАХМЫ GDDR5 4G 128MX32 FBGA EDW4032BABG-70-F-R первоначальная

Особенности

• VDD = VDDQ = 1.6V/1.55V/1.5V ±3% и 1.35V ±3%

• Тариф данных: 6,0 Gb/s, 7,0 Gb/s, 8,0 Gb/s

• 16 внутренних банков • 4 банковской группы для tCCDL = tCK 3

• архитектура prefetch 8n-bit: бит 256 в чтение массива или доступ для записи для x32; бит 128 для x16 • Длина взрыва (BL): 8 только

• Programmable латентность CAS: 7-25

• Programmable НАПИШИТЕ латентность: 4-7

• Programmable CRC ПРОЧИТАЛ латентность: 2-3

• Programmable CRC ПИШЕТ латентность: 8-14

• Programmable картина владением EDC для CDR

• Дозарядка: Автоматический вариант для каждого разрыванного доступа

• Автомобиль освежает и собственная личность освежает режимы

• Освежите циклы: 16 384 cycles/32ms

• Интерфейс: Псевдо открытые выходы стока (POD-15) совместимые: 40Ω опрокинутое, тяга-вверх 60Ω

• прекращение На-плашки (ODT): 60Ω или 120Ω (NOM)

• ODT и тарировка прочности водителя выхода автоматическая с внешним штырем резистора ZQ: 120Ω

• Programmable смещения прочности прекращения и водителя

• Дискретное внешнее или внутреннее VREF для вводов данных; programmable смещения для внутреннего VREF

• Отдельное внешнее VREF для входных сигналов адреса/команды

• TC = 0°C к +95°C

• конфигурация режима x32/x16 установила на включение питания со штырем EDC

• Одно-законченный интерфейс для данных, адреса, и команды

• Квартальные входные сигналы часов CK_t разницы в курсе данных, CK_c для адреса и команд

• 2 входные сигналы часов разницы в курсе данным по половины, WCK_t и WCK_c, каждое связанное с 2 байтами данных (DQ, DBI_n, EDC)

• Данные по ГДР (WCK) и адресовать (CK)

• Команда SDR (CK)

• Напишите функцию маски данных через адресную шину (одиночная двойная маска байта)

• Заворот шины данных (DBI) и заворот адресной шины (ABI)

• Режим вход-выхода PLL включено-выключено

• Корректор круга обязаностей (DCC) для часов данных (WCK)

• Замыкание цифров RAS