Поля ICs FPGA логики A3P250-PQG208I вентильная матрица Programmable Programmable неэтилированная

Характер продукции

Поля ICs FPGA логики A3P250-PQG208I вентильная матрица A3P250-PQG208I Programmable Programmable НЕЭТИЛИРОВАННАЯ

Особенности и преимущества

Большая емкость

• 15 k к ворота 1 системы m

• До 144 Kbits из истинного Двойн-порта SRAM

• До 300 технология потребителя I/Os Reprogrammable внезапная

• 130 nm, металл 7-Layer (6 медь), основанный на Вспышк процесс CMOS

• Момент времени на поддержке уровня 0

• Решение Одно-обломока

• Сохраняет запрограммированный дизайн приведенный в действие с высокой эффективности

• Системная производительность 350 MHz

• 3,3 В-система † PCI v, 66 MHz 64-разрядная программируя (ISP) и безопасность

• ISP используя На-обломок 128-Bit выдвинул расшифровку стандарта шифрования (AES) (за исключением ARM®-позволенных приборов ProASIC®3) через JTAG († IEEE 1532 уступчивое) • FlashLock® для того чтобы обеспечить низкую мощность содержания FPGA

• Напряжение тока ядра для низкой мощности

• Поддержка для 1,5 только для V систем

• Вспышка Низко-импеданса переключает высокопроизводительную направляя иерархию

• Поделенные на сегменты, иерархические трасса и структура часов

Предварительный I/O

• 700 Mbps ГДР, LVDS-способное I/Os (A3P250 и вышеуказанные)

• 1,5 деятельность Смешанн-напряжения тока v, 1,8 v, 2,5 v, и 3,3 v

• Поддержка напряжения тока электропитания широкого диапазона в JESD8-B, позволяющ I/Os работать от 2,7 v к 3,6 v

• Банк-дискретные напряжения тока-вверх I/O до 4 банка в обломок

• Одно-законченные стандарты I/O: LVTTL, LVCMOS 3,3 v/2,5 v/1,8 v/1,5 v, 3,3 † v PCI/3,3 v PCI-X и входной сигнал v/5,0 LVCMOS 2,5 v

• Дифференциальные стандарты I/O: LVPECL, LVDS, B-LVDS, и M-LVDS (A3P250 и вышеуказанное) • I/O регистрирует на входном сигнале, выходе, и включает пути • Горяч-Swappable и холодное экономно ‡ I/Os

• Programmable † тарифа ряда выхода и прочность привода

• Слабое Pull-Up/-Down

• Тест развертки границы IEEE 1149,1 (JTAG)

• Pin-совместимые пакеты через цепь часов семьи ProASIC3 подготовляя (CCC) и † PLL

• 6 блоков CCC, одного с интегрированным PLL

• Конфигурируемый сдвиг фазы, умножит/граница, возможности задержки и внешняя обратная связь

• Широкое † памяти диапазона изменения частот входного сигнала (1,5 MHz к 350 MHz) врезанное

• 1 Kbit энергонезависимой памяти потребителя FlashROM

• SRAMs и FIFOs с † организаций (×1, ×2, ×4, ×9, и ×18) блоков RAM Переменная-Аспект-коэффициента 4,608-Bit

• Истинная поддержка процессора РУКИ Двойн-порта SRAM (за исключением ×18) в ProASIC3 FPGAs

• Процессор M1 ProASIC3 Devices-ARM®Cortex®-M1 мягкий доступный с или без отлаживает