Вентильная матрица поля обломока SMD SM TFPGA интегральной схемаы A3P250-FG256 Programmable

Характер продукции

A3P250-FG256 SMD/SM TFPGA - вентильная матрица поля Programmable

Особенность

• 15 k к ворота 1 системы m

• До 144 Kbits из истинного Двойн-порта SRAM

• До 300 потребитель I/Os

• 130 nm, металл 7-Layer (6 медь), основанный на Вспышк процесс CMOS

• Момент времени на поддержке уровня 0

• Решение Одно-обломока

• Сохраняет запрограммированный дизайн приведенный в действие

• Системная производительность 350 MHz

• 3,3 v, 66 64-разрядное MHz † PCI

• ISP используя На-обломок 128-Bit выдвинул расшифровку стандарта шифрования (AES) (за исключением ARM®-позволенных приборов ProASIC®3) через JTAG († IEEE 1532 уступчивое)

• FlashLock® для того чтобы обеспечить содержание FPGA

• Напряжение тока ядра для низкой мощности

• Поддержка для 1,5 только для V систем • Переключатели Низко-импеданса внезапные• Поделенные на сегменты, иерархические трасса и структура часов• 700 Mbps ГДР, LVDS-способное I/Os (A3P250 и вышеуказанные)

• 1,5 деятельность Смешанн-напряжения тока v, 1,8 v, 2,5 v, и 3,3 v

• Поддержка напряжения тока электропитания широкого диапазона в JESD8-B, позволяющ I/Os работать от 2,7 v к 3,6 v • Банк-дискретные напряжения тока-вверх I/O до 4 банка в обломок

• Одно-законченные стандарты I/O: LVTTL, LVCMOS 3,3 v/2,5 v/1,8 v/1,5 v, 3,3 † v PCI/3,3 v PCI-X и входной сигнал v/5,0 LVCMOS 2,5 v

• Дифференциальные стандарты I/O: LVPECL, LVDS, B-LVDS, и M-LVDS (A3P250 и вышеуказанное) • I/O регистрирует на входном сигнале, выходе, и включает пути

• Горяч-Swappable и холодное экономно ‡ I/Os

• Programmable † тарифа ряда выхода и прочность привода • Слабое Pull-Up/-Down

• Тест развертки границы IEEE 1149,1 (JTAG)

• Pin-совместимые пакеты через семью ProASIC3